08.06
Deny Sul
Program D flip - flop pada VHDLSebuah contoh program vhdl dari D flip-flop edge triggered positif dengan asynchronous Reset:library ieee; use ieee.std_logic_1164.all; entity DFF_RST is port (CLK, RESET, D : in std_logic; Q : out std_logic);end DFF_RST;architecture BEHAV_DFF of DFF_RST isbeginDFF_PROCESS: process (CLK, RESET)beginif (RESET = ‘1’) thenQ <= ‘0’;elsif (CLK’event and CLK = ‘1’) thenQ <= D;end if;end process;end BEHAV_DFF;sumber :www.seas.upenn.edu/~ese201/vhdl/vhdl_primer.html#DFlipF...
Senin, 25 Oktober 2010
Tugas FPGA
Library dan Package pada VHDLLibrary IEEE: use IEEE.std_logic_1164.all; use IEEE.std_logic_textio.all; use IEEE.std_logic_arith.all; use IEEE.numeric_bit.all; use IEEE.numeric_std.all; use IEEE.std_logic_signed.all; use IEEE.std_logic_unsigned.all; use IEEE.math_real.all; use IEEE.math_complex.all;Library STD: use STD.standard.all; use STD.textio.all;Library WORK: Sebuah pendeklarasian yang implisit,dimana semua source codenya akan dimasukkan ke library tersebut.contoh: use WORK.data_types.all; dll.Sumber : Normal 0 false false false EN-US JA AR-SA...
Minggu, 24 Oktober 2010
Tulisan Bahasa Indonesia 1
Mengapa Bahasa Indonesia Sangat Penting Normal 0 false false false EN-US JA AR-SA /* Style Definitions */ table.MsoNormalTable {mso-style-name:"Table Normal"; mso-tstyle-rowband-size:0; mso-tstyle-colband-size:0; mso-style-noshow:yes; mso-style-priority:99;...
